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arm-asm: Add and, eor, sub, rsb, add, adc, sbc, rsc, tst, teq, cmp, cmn, orr, mov, bic, mvn
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Danny Milosavljevic
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3b1f06c3b2
165
arm-asm.c
165
arm-asm.c
@ -347,6 +347,137 @@ static void asm_block_data_transfer_opcode(TCCState *s1, int token)
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}
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}
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}
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}
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static void asm_data_processing_opcode(TCCState *s1, int token)
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{
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Operand ops[3];
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int nb_ops;
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/* 16 entries per instruction for the different condition codes */
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uint32_t opcode_idx = (ARM_INSTRUCTION_GROUP(token) - TOK_ASM_andeq) >> 4;
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for (nb_ops = 0; nb_ops < sizeof(ops)/sizeof(ops[0]); ++nb_ops) {
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parse_operand(s1, &ops[nb_ops]);
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if (tok != ',') {
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++nb_ops;
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break;
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}
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next(); // skip ','
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}
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if (nb_ops < 2)
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expect("at least two operands");
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else if (nb_ops == 2) {
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memcpy(&ops[2], &ops[1], sizeof(ops[1])); // move ops[2]
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memcpy(&ops[1], &ops[0], sizeof(ops[0])); // ops[1] was implicit
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||||||
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nb_ops = 3;
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}
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if (nb_ops != 3) {
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expect("two or three operands");
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return;
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} else {
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uint32_t opcode = 0;
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uint32_t operands = 0;
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// data processing (general case):
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// operands:
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// Rn: bits 19...16 (first operand)
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// Rd: bits 15...12 (destination)
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// Operand2: bits 11...0 (second operand); depending on I that's either a register or an immediate
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// operator:
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// bits 24...21: "OpCode"--see below
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/* operations in the token list are ordered by opcode */
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opcode = (opcode_idx >> 1) << 21; // drop "s"
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if (ops[0].type != OP_REG32)
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expect("(destination operand) register");
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else if (opcode == 0xa << 21 || opcode == 0xb << 21 || opcode == 0x8 << 21 || opcode == 0x9 << 21 ) // cmp, cmn, tst, teq
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operands |= ENCODE_SET_CONDITION_CODES; // force S set, otherwise it's a completely different instruction.
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else
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operands |= ENCODE_RD(ops[0].reg);
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if (ops[1].type != OP_REG32)
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expect("(first source operand) register");
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else if (!(opcode == 0xd << 21 || opcode == 0xf << 21)) // not: mov, mvn (those have only one source operand)
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operands |= ENCODE_RN(ops[1].reg);
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switch (ops[2].type) {
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case OP_REG32:
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// TODO: Parse and encode shift.
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operands |= ops[2].reg;
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break;
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case OP_IM8:
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// TODO: Parse and encode rotation.
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operands |= ENCODE_IMMEDIATE_FLAG;
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operands |= ops[2].e.v;
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break;
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case OP_IM8N: // immediate negative value
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|
// TODO: Parse and encode rotation.
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||||||
|
operands |= ENCODE_IMMEDIATE_FLAG;
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|
/* Instruction swapping:
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0001 = EOR - Rd:= Op1 EOR Op2 -> difficult
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0011 = RSB - Rd:= Op2 - Op1 -> difficult
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||||||
|
0111 = RSC - Rd:= Op2 - Op1 + C -> difficult
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||||||
|
1000 = TST - CC on: Op1 AND Op2 -> difficult
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||||||
|
1001 = TEQ - CC on: Op1 EOR Op2 -> difficult
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||||||
|
1100 = ORR - Rd:= Op1 OR Op2 -> difficult
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|
*/
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switch (opcode_idx >> 1) { // "OpCode" in ARM docs
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#if 0
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case 0x0: // AND - Rd:= Op1 AND Op2
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opcode = 0xe << 21; // BIC
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operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
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break;
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|
case 0x2: // SUB - Rd:= Op1 - Op2
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opcode = 0x4 << 21; // ADD
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||||||
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operands |= (-ops[2].e.v) & 0xFF;
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||||||
|
break;
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|
case 0x4: // ADD - Rd:= Op1 + Op2
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||||||
|
opcode = 0x2 << 21; // SUB
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||||||
|
operands |= (-ops[2].e.v) & 0xFF;
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||||||
|
break;
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|
case 0x5: // ADC - Rd:= Op1 + Op2 + C
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|
opcode = 0x6 << 21; // SBC
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|
operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
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||||||
|
break;
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||||||
|
case 0x6: // SBC - Rd:= Op1 - Op2 + C
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|
opcode = 0x5 << 21; // ADC
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||||||
|
operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
|
||||||
|
break;
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|
#endif
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|
case 0xa: // CMP - CC on: Op1 - Op2
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|
opcode = 0xb << 21; // CMN
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||||||
|
operands |= (-ops[2].e.v) & 0xFF;
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||||||
|
break;
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||||||
|
case 0xb: // CMN - CC on: Op1 + Op2
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||||||
|
opcode = 0xa << 21; // CMP
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||||||
|
operands |= (-ops[2].e.v) & 0xFF;
|
||||||
|
break;
|
||||||
|
// moveq r1, r3: 0x01a01003; mov Rd, Op2
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|
case 0xd: // MOV - Rd:= Op2
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|
opcode = 0xf << 21; // MVN
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||||||
|
operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
|
||||||
|
break;
|
||||||
|
#if 0
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||||||
|
case 0xe: // BIC - Rd:= Op1 AND NOT Op2
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|
opcode = 0x0 << 21; // AND
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||||||
|
operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
|
||||||
|
break;
|
||||||
|
#endif
|
||||||
|
case 0xf: // MVN - Rd:= NOT Op2
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||||||
|
opcode = 0xd << 21; // MOV
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||||||
|
operands |= (ops[2].e.v ^ 0xFF) & 0xFF;
|
||||||
|
break;
|
||||||
|
default:
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||||||
|
tcc_error("cannot use '%s' with a negative immediate value", get_tok_str(token, NULL));
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|
}
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|
break;
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default:
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|
expect("(second source operand) register or immediate value");
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|
}
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|
/* S=0 and S=1 entries alternate one after another, in that order */
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|
opcode |= (opcode_idx & 1) ? ENCODE_SET_CONDITION_CODES : 0;
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|
asm_emit_opcode(token, opcode | operands);
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|
}
|
||||||
|
}
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||||||
static void asm_multiplication_opcode(TCCState *s1, int token)
|
static void asm_multiplication_opcode(TCCState *s1, int token)
|
||||||
{
|
{
|
||||||
Operand ops[4];
|
Operand ops[4];
|
||||||
@ -669,6 +800,40 @@ ST_FUNC void asm_opcode(TCCState *s1, int token)
|
|||||||
case TOK_ASM_strbeq:
|
case TOK_ASM_strbeq:
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||||||
return asm_single_data_transfer_opcode(s1, token);
|
return asm_single_data_transfer_opcode(s1, token);
|
||||||
|
|
||||||
|
case TOK_ASM_andeq:
|
||||||
|
case TOK_ASM_eoreq:
|
||||||
|
case TOK_ASM_subeq:
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||||||
|
case TOK_ASM_rsbeq:
|
||||||
|
case TOK_ASM_addeq:
|
||||||
|
case TOK_ASM_adceq:
|
||||||
|
case TOK_ASM_sbceq:
|
||||||
|
case TOK_ASM_rsceq:
|
||||||
|
case TOK_ASM_tsteq:
|
||||||
|
case TOK_ASM_teqeq:
|
||||||
|
case TOK_ASM_cmpeq:
|
||||||
|
case TOK_ASM_cmneq:
|
||||||
|
case TOK_ASM_orreq:
|
||||||
|
case TOK_ASM_moveq:
|
||||||
|
case TOK_ASM_biceq:
|
||||||
|
case TOK_ASM_mvneq:
|
||||||
|
case TOK_ASM_andseq:
|
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|
case TOK_ASM_eorseq:
|
||||||
|
case TOK_ASM_subseq:
|
||||||
|
case TOK_ASM_rsbseq:
|
||||||
|
case TOK_ASM_addseq:
|
||||||
|
case TOK_ASM_adcseq:
|
||||||
|
case TOK_ASM_sbcseq:
|
||||||
|
case TOK_ASM_rscseq:
|
||||||
|
// case TOK_ASM_tstseq:
|
||||||
|
// case TOK_ASM_teqseq:
|
||||||
|
// case TOK_ASM_cmpseq:
|
||||||
|
// case TOK_ASM_cmnseq:
|
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|
case TOK_ASM_orrseq:
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|
case TOK_ASM_movseq:
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||||||
|
case TOK_ASM_bicseq:
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|
case TOK_ASM_mvnseq:
|
||||||
|
return asm_data_processing_opcode(s1, token);
|
||||||
|
|
||||||
case TOK_ASM_muleq:
|
case TOK_ASM_muleq:
|
||||||
case TOK_ASM_mulseq:
|
case TOK_ASM_mulseq:
|
||||||
case TOK_ASM_mlaeq:
|
case TOK_ASM_mlaeq:
|
||||||
|
|||||||
35
arm-tok.h
35
arm-tok.h
@ -103,3 +103,38 @@
|
|||||||
|
|
||||||
DEF_ASM_CONDED(push)
|
DEF_ASM_CONDED(push)
|
||||||
DEF_ASM_CONDED(pop)
|
DEF_ASM_CONDED(pop)
|
||||||
|
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||||||
|
/* data processing instructions; order is important */
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|
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||||||
|
DEF_ASM_CONDED(and)
|
||||||
|
DEF_ASM_CONDED(ands)
|
||||||
|
DEF_ASM_CONDED(eor)
|
||||||
|
DEF_ASM_CONDED(eors)
|
||||||
|
DEF_ASM_CONDED(sub)
|
||||||
|
DEF_ASM_CONDED(subs)
|
||||||
|
DEF_ASM_CONDED(rsb)
|
||||||
|
DEF_ASM_CONDED(rsbs)
|
||||||
|
DEF_ASM_CONDED(add)
|
||||||
|
DEF_ASM_CONDED(adds)
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||||||
|
DEF_ASM_CONDED(adc)
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||||||
|
DEF_ASM_CONDED(adcs)
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||||||
|
DEF_ASM_CONDED(sbc)
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||||||
|
DEF_ASM_CONDED(sbcs)
|
||||||
|
DEF_ASM_CONDED(rsc)
|
||||||
|
DEF_ASM_CONDED(rscs)
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||||||
|
DEF_ASM_CONDED(tst)
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||||||
|
DEF_ASM_CONDED(tsts) // necessary here--but not useful to the user
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||||||
|
DEF_ASM_CONDED(teq)
|
||||||
|
DEF_ASM_CONDED(teqs) // necessary here--but not useful to the user
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||||||
|
DEF_ASM_CONDED(cmp)
|
||||||
|
DEF_ASM_CONDED(cmps) // necessary here--but not useful to the user
|
||||||
|
DEF_ASM_CONDED(cmn)
|
||||||
|
DEF_ASM_CONDED(cmns) // necessary here--but not useful to the user
|
||||||
|
DEF_ASM_CONDED(orr)
|
||||||
|
DEF_ASM_CONDED(orrs)
|
||||||
|
DEF_ASM_CONDED(mov)
|
||||||
|
DEF_ASM_CONDED(movs)
|
||||||
|
DEF_ASM_CONDED(bic)
|
||||||
|
DEF_ASM_CONDED(bics)
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|
DEF_ASM_CONDED(mvn)
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DEF_ASM_CONDED(mvns)
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